提速30%！Synopsys HAPS-60原型设计系统满足实时接口需要

国际电子商情讯 随着3C产品功能融合趋势加剧和工艺制程提升，SoC/ASIC设计验证正变得越来越复杂。市场调研机构IBS的报告指出，以智能手机为例，在早期180nm制程芯片开发中软件成本仅占到整体开发成本的15%，而进入22nm制程芯片开发后这一比例预计将高达75%。与此同时，Collett国际的统计数据也指出，在导致SoC/ASIC设计首次流片失败的各种因素当中，逻辑功能错误比例高达60%，表明软件开发已经成为制约产品上市周期的主要瓶颈。 为了帮助开发人员应对上述挑战，电子设计自动化(EDA)领域领先供应商新思科技(Synopsys)日前推出了新一代快速原型系统HAPS-60系列。该公司全球市场总监Lawrence A.Vivolo对《国际电子商情》记者表示，通过将增强的性能和容量、预先测试过DesignWare IP和先进的验证模式，与经验证过的Confirma软件套件结合在一起，HAPS-60系列提供了成本和上市时间优势，而这些是传统的、单独基于硬件的验证模式或客户订制化的原型板所不可能具备的。 那么，与HAPS-50系列相比，HAPS-60系列在功能方面有哪些显著的提高呢？ 首先，更高的性能：HAPS-60系列的运行速度比上一代产品提高了30%，实现了高达200MHz的时钟频率，可支持要求实时接口的各种应用，比如视频、蜂窝数据和实时网络流量。Lawrence强调说：“在手机、HDTV等产品设计开发过程中，越来越多的影像处理需要实时图像，同Synopsys的原型验证相比，现有的仿真技术存在速度瓶颈，我们的竞争对手无法做到这一点。” 此外，HAPS-60系列还包含其它解决方案所没有的各种性能增强技术。这种技术优势确保了全系统集成和现实环境中所有硬件和软件的检测。软件开发者通过在接近实时和系统级环境中编写、执行和调试代码而获益匪浅，从而确保在芯片问世前的几个月就能尽早发现和消除硬件和软件中的错误。 其次，实现了更高的容量：HAPS-60首次在原型设计平台中引入HSTDM(自动化高速时分复用)，并增加了控制功耗的高容量分区软件管理。与HAPS-50系列相比，HAPS-60系列容量是上一代产品的两倍多，单独的一块HAPS电路板能够支持高达1800万ASIC门的各种设计，而且还可将多个电路板连接在一起(包括和上一代HAPS-50的堆叠使用)，从而实现更高的容量。 第三，内置预先测试过的IP：许多DesignWareTM IP核, 诸如超高速SuperSpeed USB3.0、PCI Express和HDMI等,已经在HAPS系统上经过预先测试 ,设计师们在从事系统级硬件和软件原型验证过程中,可以采用这些相同的并已经验证过的SoC产品级RTL，从而获益非浅。从原型到生产采用相同的RTL可缩短项目进度和降低风险。有了预先测试过的DesignWare IP，采用HAPS系统的项目负责人就能够将他们的工程资源集中到产品差异化和系统确认，而不是对其原型的IP部分进行验证。 最后，先进的验证功能：HAPS-60系列提供了过去原型系统所不具备的先进验证功能，使设计师们可以在设计周期的更早期采用HAPS-60系列从而缩短验证时间。基于Synopsys的高性能通用多源总线（UMRBus）技术，新的验证模式包括了通过标准PLI接口和SCE-MI 2.0事务级接口与Synopsys VCSTM、Innovator产品、C/C++程序和其它事件驱动仿真器之间的协同仿真。 供货方面，HAPS-60系列目前有3款容量不同的产品可供选择，其中4 FPGA的HAPS-64将于2010年7月正式量产，双FPGA的HAPS-62计划在8月正式量产，而单FPGA的HAPS-61也将于今年四季度推出。

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