台积电推出增强型N3P工艺，并更新2nm和TSMC 3DFabric™系统集成技术

　　4月27日，TSMC台积电(TWSE：2330)在官网发布信息称，该厂商在2023 年北美技术研讨会上展示了其最新的技术发展，包括 2nm 技术的进展及其行业领先的 3nm 技术的新成员系列，提供一系列经过调整以满足不同客户需求的流程。其中包括 N3P，一种增强的 3nm 工艺，可实现更好的功率、性能和密度;N3X，一种为高性能计算 (HPC) 应用量身定制的工艺，以及 N3AE，可在最先进的硅技术上尽早启动汽车应用。SDfesmc

　　台积电在研讨会上强调的关键技术包括：SDfesmc

　　更广泛的3nm 产品组合：N3P、N3X 和 N3AE——随着 3nm 技术现已通过 N3 工艺量产，增强型 N3E 版本将于今年问世，台积电正在为路线图添加新的变体以满足客户的多样化需求。SDfesmc

• N3P计划于2024年下半年投入生产，在相同泄漏情况下速度提高5%，在相同速度下功耗降低5-10%，芯片密度提高1.04倍，为N3E提供了额外的推动。
• N3X优先考虑高性能计算应用的性能和最大时钟频率，在驱动电压为1.2V时，速度比N3P高出5%，芯片密度与N3P相同，将于2025年进入量产阶段。
• N3AE，或“Auto Early”，将于今年推出，提供基于N3E的汽车工艺设计套件(pdk)，并允许客户在3nm节点上推出汽车应用的设计，从而在2025年实现完全符合汽车标准的N3A工艺。

　　2nm技术取得稳步进展——台积电采用纳米片晶体管的2nm技术的开发在产量和器件性能方面都取得了稳步进展，并有望在2025年投产。在相同功率下，它将比N3E提供高达15%的速度提升，在相同速度下提供高达30%的功率降低，并且芯片密度大于1.15倍。在相同功率下，它将比N3E提供高达15%的速度提升， 在相同速度下功耗降低高达 30%，芯片密度提高超过 1.15 倍。SDfesmc

　　利用N4PRF突破CMOS射频技术的局限性——除了2021宣布的N6RF技术之外，台积电正在开发N4PRF，这是业界最先进的CMOS射频科技，用于数字密集型射频应用，如WiFi 7 RF SoC。与N6RF相比，在相同速度下，N4PRF将支持1.77倍的高逻辑密度和45%的低逻辑功率。SDfesmc

　　TSMC 3DFabric™先进封装和硅堆叠——TSMC3DFabric 系统集成技术的主要新发展包括：SDfesmc

　　先进封装-为了支持HPC 应用在单个封装中容纳更多处理器和内存的需求，台积电正在开发具有高达6倍线尺寸(~5,000mm2) RDL中间层的芯片上晶圆基板(CoWoS)解决方案，能够容纳12层HBM内存。 3D芯片堆叠-台积电宣布其集成芯片系统(SoIC)解决方案的微凸版SoIC- p，为3D芯片堆叠提供了一种经济有效的方式。 SoIC-P 补充了 TSMC 现有的用于高性能计算 (HPC) 应用的无扰动解决方案，这些解决方案现在称为 SoIC-X。 设计支持-台积电推出3Dblox™ 1.5，是其开放标准设计语言的最新版本，旨在降低3D IC设计的障碍。三维blox™ 1.5增加了自动凸点合成，帮助设计师处理具有数千个凸点的大型模具的复杂性，并有可能将设计时间缩短数月。SDfesmc