中国台湾半导体未来新方向预测

在半导体行业内，中国台湾地区可以算得上是举足轻重。无论是第一大芯片代工厂台积电，还是全球排名第四的联发科，又或者是长期坐稳世界封测第一的大厂日月光，中国台湾的半导体实力一直都非常强势。lvpesmc

台湾半导体发展能有如今的成绩，离不开一个机构——台湾工业技术研究院。这所1973年成立的研究院，极大的推动了台湾工业发展。lvpesmc

到了目前，台湾研究院仍然对于中国台湾的发展具有极大的影响力，本文整理了台湾工研院的最新半导体技术，也能一窥半导体行业的发展。lvpesmc

磁阻式随机存取记忆体

随着晶圆代工厂切入先进、高效能微处理器，搭配的记忆体技术也要突破现有的记忆体能。磁阻随机存取存储器 (MRAM) 是一种非易失性存储器技术，它依赖于两个铁磁层的（相对）磁化状态来存储二进制信息。目前来说，磁性记忆体（MRAM)是最高效能的新一代记忆体技术，工研院已完成第二代STT MRAM以及最先进的第三代SOT MRAM技术。lvpesmc

STT MRAM是通过自旋电流实现信息写入的一种新型MARM，属于MRAM的二代产品，解决了MRAM写入信息存在的问题。其核心仍然是一个MTJ（磁性隧道结），由两层不同厚度的铁磁层及一层几个纳米厚的非磁性隔离层组成，它是通过自旋电流实现信息写入的。目前，STT MRAM已经从几家代工厂（GlobalFoundries、英特尔、三星、台积电和联电）中脱颖而出，成为一种非常有吸引力的IP选择。lvpesmc

比起STT MRAM来说，第三代SOT MRAM（自旋轨道转矩MRAM）速度更快、密度更高、效率也更高。lvpesmc

工研院解释，相较台积电、三星等量产的第二代MRAM技术，SOT-MRAM为写入电流不流经元件磁性穿隧层结构的方式运作，避免现有MARM操作时，读、写电流均直接通过元器件对元件造成损害的情况。同时也具备更稳定、更快速存取数据的优势。lvpesmc

工研院透露该技术已成功导入自有的试量产晶圆厂，在与厂商的合作方面，工研院不便透露与台积电等厂商的合作，但已有超过十家半导体厂商进行技术授权或合作，并且可以确定台积电在发展新兴记忆体中工研院会有所贡献。lvpesmc

铁电随机存取记忆体（FRAM）

随机存取记忆体技术中，铁电记忆体的写入能量是最有优势（<2 mJoule）， 不同于电阻式／相变化式／磁性元件都是读取电阻类元件，铁电元件是电容式元件，先天上拥有低漏电流的特性。lvpesmc

FRAM第一个优点是可以跟随总线速度（busspeed）写入。其与EEPROM的最大不同便是FRAM在写入后无须任何等待时间。而EEPROM则要等待几毫秒（ms）才能写进下一笔资料。lvpesmc

其次，FRAM是几乎可以无限次写入并且具有超低功耗。EEPROM的慢速和高电流写入使得它需要有高出FRAM存贮器2，500倍的能量去写入每个字节。lvpesmc

目前工研院对于FRAM的研究有三个方面：lvpesmc

1.铁电元件（FE-MIM）跟主流CMOS技术的结合即为铁电随机存取记忆体FRAM。lvpesmc

2.低电压平面铁电记忆体技术（2D-FRAM）。lvpesmc

3.高密度三维记忆体技术（3D-FRAM）。lvpesmc

工研院使用独特量子穿隧效应达到非挥发性储存的效果，通过氧化铬锆铁电穿隧接面，可使用比现有存储器低上1000倍的极低电流运作，并达到50纳秒的快速存取效率与大于1000万次操作的耐久性，此元件将来可用于实现如人脑中的复杂神经网络，进行正确且有效的AI运算。lvpesmc

记忆体内运算

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由于对于电脑运算速度的要求越来越高，记忆体内运算的市场也随之扩大，在资料密集型应用中，如机器学习、人工智能等。为了克服传统的冯·纽曼架构的限制，记忆体内运算是目前追求的一种架构。lvpesmc

目前来说，工研院高效能的CIM macro IP为国际领先，拥有30TOPs/w@4bit以及15TOPs/w@8bit。lvpesmc

基于低功耗高能效CIM核心，可以实现低功耗Always-ON AI语音应用，并大幅延长待机使用。目前工研院已与部分厂商开始合作一些影像辨识及语音辨识的系统开发。工研院在记忆体的产业效益已达台币14亿以上，其中RRAM技转国际半导体均已量产，2020年产业效益预估可达8000万，包含国内外半导体大厂技术合作、专利技转等。lvpesmc

晶圆级记忆体堆叠应用服务

工研院研发「硅穿孔中介层整合技术」，用于动态随机存取记忆体（Dynamic Random Access Memory；DRAM）两层堆叠架构，建立Oxide-to-Oxide晶圆级接合技术，以DRAM real wafer 验证，堆叠制程前后良率几近相同。lvpesmc

并且通过Open short、Leakage、Function test，完成Top wafer 厚度减薄至20µm 之整合测试，成功验证其制程可行性。lvpesmc

异质整合电路导通孔技术

3D IC 技术利用导通孔技术，在玻璃或是硅晶圆上透过垂直路径导通上下芯片，藉由此技术能够进行异质芯片之整合封装，增加芯片堆叠密度、缩小封装体积、加大频宽、降低功耗与增进产品效能。lvpesmc

异质整合广义而言，就是将两种不同的芯片，例如记忆体+逻辑芯片、光电+电子元件等，透过封装、3D堆叠等技术整合在一起。换句话说，将两种不同制程、不同性质等芯片整合在一起，都可称为是异构整合。lvpesmc

工研院已将不同方案整合在不同芯片上，如应用晶背via last 硅导通孔制程整合技术（导通孔大小5μm，深度50μm）于SRAM与逻辑芯片的堆叠架构上，提升60％ 以上的系统效能，减少70％ 以上的功率消耗，而via middle 硅导通孔技术则成功与记忆体厂商完成四层8 Gb 的DDR 3 记忆体堆叠芯片。在影像感测器应用方面，整合了BSI CIS+ADC+ISP 三层芯片堆叠，大幅缩小封装尺寸及提升效能。lvpesmc

下世代半导体检测技术

目前先进半导体制程已达7纳米以下，制程薄膜厚度及关键尺寸越来越小，现有检测技术面临侦测极限。lvpesmc

工研院开发X光计量技术，藉由X光次纳米级解析能力，发展长波长X 光反射技术，量测微区（~50 μm x 50 μm）超薄次纳米膜厚度，最小膜厚可至1 nm；同时发展穿透式小角度X 光散射技术及讯号增强模组，用以线上量测7纳米、5纳米、3纳米制程的关键尺寸。lvpesmc

制程中的关键缺陷粒子尺寸已至20 nm 以下，且数量浓度低于103 颗／mL，然而目前溶液中纳米微粒量测技术存在能力断层。工研院研发样品导入系统及讯号增强模组，搭配溶液中微量金属粒子量测分析技术－单粒子电感耦合电浆体质谱法（spICP-MS），成功突破量测技术断层，并将国际之spICP-MS 尺寸侦测极限下推至4nm，数量浓度侦测极限下推至40 颗／mL，可满足下世代半导体检测需求。lvpesmc

AI芯片开源平台

工研院发展「AI 芯片开源平台」解决方案，与IC 设计及半导体从业者结盟投入新兴chiplet 芯片技术和AI 创新平台之研发，推动AI 芯片水平整合产业合作模式，积极建立产业生态系，掌握AI 产业化商机。lvpesmc

完成AI 架构之静态分析技术开发与优化，并将AI 芯片系统模拟技术授权半导体大厂；开发AI 芯片架构分析技术，授权指纹辨识大厂；建立AI 推论加速器ITRI DLA（Deep Learning Accelerator）开源硬体，提供硬体参考设计与工具给IC 设计业者。lvpesmc

创建开源AI 软体编译设计平台，授权领导厂商新思科技，并与之携手设立人工智慧芯片设计实验室（AI Chip Design Lab），提供AI 芯片设计之基础软硬体资源，降低AI 芯片设计门槛，集结更多业者投入装置端AI 芯片技术的开发。lvpesmc

氮化镓高功率与高频技术

对于需要在高操作频率以及大输出功率应用环境下，半导体元件必须兼具高崩溃电压（Breakdown voltage）与高饱和载子移动速率（Saturation Carrier Velocity）等特性。由于元件崩溃现象的产生的原因为载子受电场加速到足以触发能隙间轰击电离（Band-To-Band Impact Ionization）效应所致，因此宽能隙半导体材料先天就具有达到高崩溃电压元件的优势。lvpesmc

以氮化镓材料作为基底的元件非常适合在高频、高功率、抗辐射及高温环境下的应用。其实际应用包括供5G通讯基地台的高功率输出放大器、军用雷达，充电电池，和车用能源管理系统等。lvpesmc

工研院致力于发展GaN基底的高电子迁移率电晶体之核心磊晶技术，如：新型基板与缓冲层的开发；磊晶层的应力与翘曲管理；常关型超薄的闸极成长设计。lvpesmc

台工研院电子与光电系统研究所所长吴志毅表示，工研院已开发应用于高频通讯的氮化镓半导体技术，并与相关学术机构进行磊晶技术研究、开发操作频率达320 GHz的高频元件与100 GHz的功率放大器模块等前瞻技术，希望加速台湾地区下世代超高频通讯关键技术自主化。lvpesmc

3D IC设计技术

工研院领先国内投入3D IC研发，包括订定三维芯片设计平台的规格、研发测试介面与测试整合架构、静电放电防护设计、热分析等设计流程及三维芯片下线验证，作为发展3D IC设计与制程技术之重要载具。工研院所开发逻辑与记忆体堆叠的三维芯片，也是全国第一个12吋晶圆90nm的3D IC。lvpesmc

从2011年12月，工研院与Intel共同合作研发，适用于3D IC的超快速可堆叠DRAM架构技术，可应用在行动手持装置、百万兆级与超大云端资料中心。从记忆体与处理器堆叠的角度切入，研发异质整合的设计技术，包括发展自主的ThermalMeter整合热分析系统，强化3D IC的热分析并细致化其分析结果，补足EDA厂商的软件不足；发展DRAM时序与电流评估工具（DArT）提供多组channel摆置结构供选择，以及探索最佳化DRAM Array架构之高阶建模技术。lvpesmc

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工研院与Intel宣布投入为期5年的3D IC合作计划lvpesmc