imec公布1nm以下工艺路线图，摩尔定律永无止境

以新结构、材料和三维化再续“摩尔定律”寿命  

从上世纪开始，关于“摩尔定律”达到极限的传言就开始了。但是，imec为了延续“摩尔定律”，致力于通过精细化来提高集成度。并且截止2020年，摩尔定律已经持续了50年。今后，继续维持摩尔定律的关键除了超精细化以外，还有引入新的器件结构、新材料、改进芯片内晶体管层叠、芯片层叠的三维化的方式。imEesmc

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半导体芯片上搭载的晶体管数量过去50年间的变迁，摩尔法则始终延续，来源：imecimEesmc

着眼于1nm以下的工艺研究超小型化技术  

首先，作为向二维超小型化的努力，imec 现在提出了逻辑半导体工艺和器件的长期路线图，着眼于未来 10 年。到目前为止，微细化的指标以1nm刻度显示，但是2025年以后成为埃（A）表示的时代，2025年意味着“A14”（14埃=1.4nm），2027年“A10”（10埃＝1nm），2029年“A7”（7埃＝0.7nm）示出了逻辑半导体过程/装置实用化的路线图。imEesmc

这类似于英特尔在2021年7月公布的专有逻辑工艺路线图（英特尔在2024年2nm的意思是“Intel 2”，2025年的意思是18Å。我们要向“Intel 18A”迈进，赶上台积电，台积电在这方面处于领先地位小型化）。imec 展示的逻辑器件路线图被描述为 Industry Timeline，它表示先进半导体公司开始生产的年份。imEesmc

另一方面，imec 有一项长期研究政策，即开发比此类先进半导体公司处理生产的工艺领先几代的工艺。换句话说，imec 已经开始开发工艺和材料，以实现设备小型化到 1 nm 或更小。 委托imec进行研究的世界先进的半导体企业、装置、材料制造商一起派遣了多个技术人员、研究人员到比利时的imec校区进行研究合作。imEesmc

以前，这些逻辑工艺小型化的数值表示MOS晶体管的最小加工尺寸、最小线宽、栅极长度等，但现在每个公司都有自己的小型化程度的表示。实际上，集成电路中没有任何地方可以指示其长度。因此，在台积电中，符号不包括长度单位，例如以前的“Nx”（例如N4而不是4nm），以及Intel最近的“Intel x”（例如Intel 4而不是4nm）。imEesmc

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图一  Imec 的逻辑处理器件小型化路线图。时间轴与先进半导体公司的生产开始年份一致。imEesmc

例如，图1所示的PP表示多晶硅布线间距的实际长度（nm），MP表示第一级金属布线层的间距的实际长度（nm）。如上所述，显示逻辑装置精细化的各公司都分散的指标比布线间距小得多。imEesmc

不同世代变化的晶体管结构 

逻辑装置中的晶体管的结构随着长年的平面结构的精细化而被置换为FinFET结构，但是在台积电和英特尔中，2nm以下将采用GAA（Gate-Al-Around）纳米板层叠结构。英特尔称之为RibbonFET。另外，在其他公司之前，Samsung还宣布在3nm采用GAA纳米片层叠结构。imEesmc

imec在14埃节点中，提出用于形成CMOS的叉片结构，继续进行开发。在10的A中，采用CFET结构来构成CMOS。imEesmc

CFET 结构可以进一步最大化有效沟道宽度，其中 n 极和 p 极堆叠在彼此顶部，可以进一步减小单元面积，扩大沟道宽度，推动标准单元到 4T 及以下。imEesmc

在1nm（10埃）节点或节点以下，预定采用使用1～数原子层厚度的2D材料形成信道的“原子通道”。顺便说一下，imec所指的2D材料是由半导体单层过渡金属二硫属化物、化学式MX2所表示的材料。其中，M是钼（Mo）和钨（W）等过渡金属元素。X是硫（S）、硒（Se）、碲（Te）等硫族元素（16族元素）。imec表示，采用2D材料和高NA EUV，开辟了超过1nm的工艺开发之路。imEesmc

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图2 晶体管结构的变化预测。imEesmc

NA EUV 光刻有望在3年内量产吗  

接下来揭示EUV光刻今后的路线图。imEesmc

在2nm工艺中，使用延续7nm、5nm、3nm的第四代EUV光刻进行多模式化，14A在其延长线上。但是，从10埃开始，预计采用NA=0.55的高NAEUV光刻而不是以往的NA=0.33的EUV。imec 正与 ASML 合作开设一个联合高 NA 实验室，在该实验室中将构建高 NA 系统，连接到涂层和开发轨道，并配备计量设备。imEesmc

除了精细化之外，还需要3D集成  

集成电路中晶体管的数量通过垂直堆叠在平面上排列的晶体管而增加，但是通过采用3D堆叠的方式，可以进一步增加晶体管数量。这就是台积电在日本开设 3DIC 研究中心的原因。imEesmc

在imec，我们比工业世界提前5到8年进行研究，我们正在与大量合作伙伴公司共同推动此类研究，以加快工业世界的实现。imec比产业界早5~8年进行研究，以早日实现产业界为目标，与多家合作企业共同推进这项研究。imEesmc

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图3 半导体公司和imec 3D布线密度的过去趋势和未来预测imEesmc

启动可持续半导体技术，降低环境碳负荷 

最近，在ITF Japan 2021上报告了imec作为新的研究主题启动了“可持续的半导体技术和系统”。该程序预测半导体芯片制造技术（电能、化学品、材料、超纯水、气体等的消耗）对环境的影响，并提供具体可靠的模型和详细的碳排放量。通过足迹分析，旨在减少IC制造过程中的环境负荷。imec期待制造设备、材料供应商、代工厂等半导体厂商参与研究，但最近，随着半导体无晶圆厂和半导体用户苹果的参与，全球脱碳可以说得到了业界的认可作为一项表明对（碳中和）高度关注的倡议。imEesmc

另外，imec还表示，通过这一举措，将支援全球半导体供应链整体削减碳足迹。imEesmc