突破2nm，英特尔要另辟蹊径？

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英特尔 Forksheet晶体管 （来源：英特尔，下同）B7pesmc

英特尔称，新的晶体管设计最终可以实现3D、垂直堆叠的CMOS架构，与当今最先进的三栅级设计相比，该架构允许增加晶体管数量。然而，进一步缩小晶体管的难度如此之大，以至于英特尔的专利也将这些限制描述为“压倒性的”——成本、风险和复杂性似乎都超过了潜在的好处。B7pesmc

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根据英特尔专利，堆叠叉板晶体管的透视图B7pesmc

英特尔的专利描述了纳米带晶体管与新的原子薄锗薄膜配对的使用，该薄膜充当介电壁。该壁用作层之间的物理分隔，用作p-栅极沟槽和n-栅极沟槽之间的绝缘体。它在每个垂直堆叠的晶体管层中重复，这取决于有多少晶体管彼此堆叠。这使得P-和NMOS设备在功能受到影响之前的空间变得更小(与没有墙时它们必须保持的距离相比)，这意味着英特尔可以在更小的区域内容纳更多的器件。因此，摩尔定律又能得到延续。B7pesmc

英特尔早在2019年就已经开始探索这项技术——该公司在其电子设备会议（IEDM）活动中展示了该技术。然而，无论是在这项专利还是在电子会议上，我们都找不到关于forksheet 技术如何提高晶体管密度、性能和功率效率的一些“硬估计”的具体数据。B7pesmc

幸运的是，英特尔并不是第一家引用这种制造方式的公司，总部位于比利时的研究集团IMEC也在2019年宣布了forksheet设备的标准单元模拟结果，而这些forksheet设备正是英特尔专利的基础。因此，这两家机构在纳米电子学领域有着密切而长久的联系也不足为奇。B7pesmc

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堆叠叉板晶体管的平面图和横截面图B7pesmc

根据IMEC的第一个标准单元模拟结果，当应用于2nm技术节点时，与传统的纳米片相比该技术可以显著提高晶体管密度。在恒定速度下提高 10% 的速度或提高 24% 的能效，同时减少 20% 以上的电池面积。此外，静态随机存取存储器（SRAM）占用（通常构成 CPU 的高速缓存并且是芯片面积的最重要贡献者之一）空间显著减少了30%。B7pesmc

与台积电宣布的3nm节点相比5nm改进了：在相同的功率和晶体管密度下性能提升10%到15%，在相同的时钟和复杂性下最多降低30%的功率，最多70%逻辑密度增益（适用于内核）和高达20%的SRAM密度增益。B7pesmc

但我们需要明白，并不是所有的专利都能够成为实际的产品或者制造技术，它们有时候是保护潜在或试探性投资的方法，甚至可以隐喻的暗示竞争对手在该领域的进步。但是，IMEC从2019年已经开始研究2纳米以下节点，这使人印象深刻，特别是考虑到它在精确的刻蚀分辨率范围内还具有不同的晶体管架构。B7pesmc

我们知道，半导体制造规划和研究的时间非常漫长，英特尔首席执行官Pat Gelsinger在 2008 年首次提到10 纳米技术（现在是 intel 7），理由是他看到了“一条清晰的道路”。这种清晰的方式在去年的Alder Lake中才真正体现出来，这也表明了前沿半导体制造的资本需求。Intel 7可能来晚了，但Alder Lake打破了超频的世界纪录。B7pesmc

目前尚不清楚英特尔是否会在2nm工艺中选择堆叠插板架构，或者是否希望更早的获得其设计优势。但英特尔提交了专利申请，这意味着该项设计具有一定的价值。B7pesmc

在最近英特尔预计1000亿美元计划建造的俄亥俄工厂中（具体可见《英特尔计划在俄亥俄州建"全球最大芯片工厂”》），在基尔辛格还在演示文稿中表示，它将在“2nm 及以下”工艺节点生产先进芯片，包括英特尔18A。B7pesmc