PCIe 4.0接口规格已准备好大展身手

尽管PCI Express (PCIe) 4.0要求16GT/s传输速率的规格要到明年才底定，但已有几款采用PCIe 4.0架构的芯片即将投片。一旦PCIe 4.0版的所有细节发布，PCI SIG组织的目标将积极展开传输速率高达25或32GT/s的5.0新版任务。cUuesmc

在日前于加州举行的PCI SIG年度开发者大会上，包括Cadence、PLDA和Synopsys等业界厂商展示其PCIe 4.0物理层、控制器、交换器以及其他IP模块等产品规划，包括一款采用PCIe 4.0规格的100 Gbit/s Infiniband交换器芯片。cUuesmc

下一代5.0传输规格：25或32 Gbits/s？

从PCI SIG批准最近的标准——8GT/s传输速率的PCIe 3.0版，已经有6年多的时间了。在展开4.0版本时，PCI SIG认为它应该会是最后一版采用铜缆的芯片至芯片互连规格了。然而，从那时起，以太网络(Ethernet)与Fiber Channel阵营分别将铜互连技术推向了25和32 Gbits/s的传输速率。cUuesmc

“我们知道必须推进PCIe至下一代，只是还需要解决一些细节，”PCI SIG主席Al Yanes表示。
Cadence展示其Mellanox 100G Infiniband交换器芯片(左)，采用PCIe 4.0跨越背板(中央)连接至控制器(红色PCB右侧)cUuesmc

“我们不能再玩编码的把戏了，”Yanes指出，相较于前一代采用的8b/10b编码技术，3.0版采用更高效的128b/130b编码机制。“但再进一步升级至256b编码方案，除了频率提高以外，并不能带来更多功能。”cUuesmc

需求就来自于普遍的预期。例如，网卡已经达到100Gbit/s的速率，接下来将会需要更快速的芯片互连，就像下一代绘图处理器与固态硬盘(SSD)一样。cUuesmc

对于拥有732家公司成员的组织来说，要建立一个适于从智能型手机到超级计算机等一切应用的标准并不容易。随着数据速率增加以及讯号余裕缩渐，推出新版PCIe之间的时间已经从3年延长到7年了。
搭载PCIe 4.0接口规格的几款芯片即将投片，Mellanox的交换机芯片就是其中之一
法国公司PLDA展示采用其FPGA交换机芯片的PCIe 4.0测试板cUuesmc

PCIe 4.0踏出第一步

0.7版的PCIe 4.0标准目前正在审核中，预计在下个月完成。接下来，工程师将针对0.9版展开一连串的实验室测试，以验证该规格的所有功能和参数。预计在2017年4月完成1.0标准。cUuesmc

该组织在一年前指出，希望能在2015年底前完成0.7草案中，并使其成为包含各种新功能的最后一个版本。“要让组织中的所有成员具有共识，所花的时间比预期的更久，”Yanes表示。cUuesmc

在核准的功能中特别棘手的是所谓的“通道建模”(channel modelling)，它可以让系统工程师检查眼图以及确认互连的每一通道，以掌握其设计存在多少余量。cUuesmc

“4.0规格已经存在很长一段时间了。我们有许多客户准备在今秋投片采用这一接口规格的产品，因为他们知道目前的0.7版草案已经够好了，”Synopsys IP部门产品营销经理Scott Knowlton表示。
Cadence和Synopsys展示执行于其工作站IP功能区块的PCIe 4.0通道建模特性cUuesmc

“我们有一个客户最近投片串行解串器(serdes)，他们觉得已经等待够久了，不能错过这一市场，因此，相关产品很快就能在市场上看到，兼容性计划也将随之而来，”Cadence IP部门的一位PCI专家Arif Khan表示。cUuesmc

在今年稍早，IBM宣布其下一代服务器处理器Power9的规格，其中包括计划支持PCIe 4.0。cUuesmc

为了达到更快的数据速率，4.0版的传输距离必须有所折衷，约为12-14英吋。因此，在3.0版开始普遍的复位时器(retimer)与讯号中继器(redriver)将会更加被广泛使用。cUuesmc

在此次大会上，Cadence和Synopsys都展示了可用于芯片IP功能区块的信道建模功能。Cadence的芯片采用16nm FinFET制程，而Synopsys则宣称其功能区块可较前一代PCI功能区块降低达20%的延迟，面积也减少了15%。
Pericom展示PCIe用12 Gbit/s讯号中继器，成本约为复位时器的四分之一，该公司并预计要再过一、两年才可看到16 Gbit/s规格的新款讯号中继器cUuesmc

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