3D IC会是晶片业的下一桶金？

最终改变我们日常生活方式的转捩点可能难以预测(图1)。例如，BlackBerry个人数位助理(PDA)的出现，由于将传统桌面应用程式移植到可塞进口袋中的全天候行动装置，从此改变了商务通讯。苹果(Apple)智慧型手机iPhone挟其创新的App Store进入市场，透过让第三方开发可执行于手机上的各种应用程式(App)，创造出全新的产业。C1Qesmc

同样地，Uber和Lyft的商业模式，取代了长久以来的计程车出租业务，而像Netflix和Pandora等公司则彻底改革了为消费者提供视讯和音乐的方式和客制化。从自拍到来自全球各地的活动即时视讯，手机摄影机也让我们观看这世界的方式发生改变。C1Qesmc

创新技术以令人意想不到的方式改变商业模式和社会实践C1Qesmc

在IC设计市场中是否能看到类似的转变？3D IC市场如今发展到哪里了？还必须克服哪些技术挑战？3D IC的成功如何为半导体产业带来新商业模式？C1Qesmc

当代3D IC的生产C1Qesmc

系统单晶片(SoC)设计基础架构一直是IC产业的经典。因此，从SoC生产转向多晶片策略，成为让大多数公司望而生畏的一大挑战，因为他们长期依赖且熟悉支援SoC设计流程的现有庞大基础架构。SoC的设计和验证流程业已建立，而且也已经被设计师使用了数十年。针对某个制程节点，代工厂提供了一套设计规则，SoC设计人员必须严格遵循这些规则，以确保代工厂正确地制造SoC。电子设计自动化(EDA)公司开发自动化流程，用于协助设计人员分析SoC设计，以进行实体验证、连接性检查、寄生元件参数撷取，以及布局后硬体模拟等。C1Qesmc

相较于在制程设计套件(PDK)和自动化EDA流程中提供既有且经验证的SoC基础设施，目前还没有为多晶片制程提供类似的标准化产业安全网路。大多数的封装设计仍由委外组装与测试(OSAT)公司手动组装。除了描述预期设计规则的文本文档案之外，封装设计和验证流程通常几乎少有封装设计附带形式签核要求。因此，用于封装设计和验证的EDA工具功能通常也更加简单。如果少了支援和验证的自动化设计流程协助，许多传统的SoC设计公司应该都不愿意将3D IC市场视为可行的商业选择吧！。C1Qesmc

正在发生哪些变化？C1Qesmc

以早期矽中介层的设计来看，3D IC设计相对复杂、成本高且风险大，因为它们需要多级测试(晶圆、晶片、中介层、元件)，出问题的风险很高。随着扇出晶圆级封装(FOWLP)等封装技术出现且日益普及，成本开始急剧下降。封装设计和验证过程至今仍然很复杂，但已经能获利了。C1Qesmc

此外，业者现在可以「混搭」现有的晶片IP到单一封装中，而不必为特定制程从头开始设计(或重新设计)每个元件。这样就有可能进一步在专用元件层传播设计，甚至封装设计本身。例如，如果传统的硬IP市场以预先表征和布局区块资料的形式加进SoC，并扩展至为特定代工制程设计实际晶片，或什至是直接用于较大型多晶片封装的矽晶片，那么又会产生什么影响？C1Qesmc

迈向成功的挑战C1Qesmc

挑战之一仍然在于风险。业者对于不断成长中的3D IC市场潜力很感兴趣，但对于切入3D IC业务却犹豫不决，因为他们并不熟悉这些业务或缺乏专业知识技术，而且几乎不存在或很少有标准化的支援。C1Qesmc

由于3D IC布局制造发生在「晶圆级」，因此结合光罩产生的制程，就相当于SoC制造流程。为了确保代工厂或OSAT公司可以制造这些光罩，设计人员必须在多个元件的3D布局上执行签核实体验证。但直到最近，「签核」(signoff) 3D IC验证的流程或工具并不存在。C1Qesmc

为了提高市场成功的可能性，设计人员还需要一些方法来验证3D连接性。验证可确保所有元件按预期连接，并确保讯号时序和功率符合设计规范。现有的商业连接验证解决方案无法满足3D IC对于连接能力的要求。C1Qesmc

可测试设计(DFT)策略是另一个要考虑的因素。如果组装好的封装出现故障形，您如何追溯到导致故障的根本原因？设计人员需要能够从物理和逻辑层面全方位检查连接的工具和流程，以便找刑并分析来源问题。C1Qesmc

新的封装验证技术C1Qesmc

针对多晶片制程，我们目前看到代工厂和OSAT公司开发并提供了3D IC封装设计套件(PDK)元件。此外，还有组装级设计套件(ADK)，一开始通常用于签核实体验证和连接验证(图2)。实体验证可经由设计规则检查(DRC)确保封装的所有元件都以满足所有制造要求的方式布置。连接性验证至少包括布局与原理图(LVS)检查、寄生参数撷取以及布局后硬体模拟。随着3D IC市场扩展，还可以为ADK添加额外的验证功能，例如热和/或压力签核解决方案等。C1Qesmc

封装验证必须包括实体和连接性检查C1Qesmc

封装设计人员还必须为其设计工具提供经过验证的技术文件，就像当今IC领域中的布局与布线(P&R)和客制设计工具一样。这些档案的关键在于分层映射。封装设计中的每个元素都必须映射到正确分配的制造层，以确保DRC和电路验证技术正常运作。C1Qesmc

这些ADK的存在还使得EDA公司能够开发工具和自动化制程流程，以便协助封装设计人员更快速、更准确地验证高密度的先进封装。为了在整个产业创造真正的价值，所有制程都必须独立于进行组装的任何特定设计工具，并且必须由封装组装或OSAT公司进行验证。C1Qesmc

封装市场带来新商机C1Qesmc

除了支援自动化设计流程，ADK还能满足更大的目标——为3D IC打造全新市场模式的潜在商机。C1Qesmc

在SoC市场中，代工厂和第三方为SoC提供预先验证和预先表征的IP。SoC设计人员根据设计要求将这些IP整合于其设计中，以及100%的信心IP将按照SoC的规定工作。C1Qesmc

设计多晶片封装的公司目前无法获得类似的预验证元件——他们必须在内部开发每一个元件。在组装封装元件时，他们无法取得任何帮助或性能的担保，而且也必须自行承担在制程的任何阶段发生错误的风险。C1Qesmc

如果我们将多晶片组装中的每个元件视为具有一组专用功能的「小晶片」(chiplet)，那么就可以为这些小晶片开启更多来源的可能性。然而，最大的问题之一是如何弥合IC设计和封装设计流程之间的当前差距。如果我们将单个SoC中原有的元件分解为单个磊晶，将它结合至3D IC封装(图3)中，该3D IC封装中的元件可能由不同的公司设计，我们如何确保最终的封装设计能正常运作？C1Qesmc

IC封装可以使用各种配置，以及由不同供应商设计的多种元件C1Qesmc

ADK能够排除大部份的风险，从而推动多晶片封装。事实上，3D IC元件的概念已经以现成可用的动态随机存取记忆体(DRAM)形式，存在一段时间了。封装设计人员目前可以从专门设计DRAM的设计公司购买到最符合其需求的DRAM。同样地，凭借着对于ADK的信心，封装设计公司理论上也可以将所有的小晶片设计外包给具有特定功能专业的第三方公司。另一方面，这又使得封装设计人员能够更专注于更高层次的封装设计，直接将具有已知和可信赖功能的晶片整合到设计中。C1Qesmc

透过ADK，封装设计人员还可以确认所有晶片都按其制造商认可的方式整合于封装环境，并提供实现市场成功所需的预期性能。为元件和封装设计人员提供这一支援力度可望降低故障的风险，有助于增加2.5/3D封装的使用，并促进产业的发展。这种外包业务模式大致上符合汽车、航太、医疗和智慧城市等产业的系统公司目前已在发展的方向。他们并不会以单一封装销售晶片，而是以解决方案的形式销售，其中可能包括来自不同供应来源整合至单一元件的许多晶片。C1Qesmc

迎向未来的挑战C1Qesmc

尽管如此，当我们朝着封装产业的新模式迈进时，还有一些问题需要思考。最值得注意的是，晶片设计师或制造商如何确保其元件在封装中的性能和可靠性？相较于针对特定代工制程的IP可在代工厂的协助下进行验证，晶片则必须在独立环境下进行验证，以确保在选择适于加进封装中的晶片时，也能够准确地考虑到它对性能和功率的电气影响。然而，一旦供应商成功地设计和制造了晶片，他们就会根据已知合格晶片(KGD)直接进行测试和销售。C1Qesmc

而在此等式的另一边是如何验证由KGD组成的组装实际上可在完全组装的环境中运作。这是在DFT领域中需要采用新方法之处。我们知道如何为SoC设计测试，但如何在封装级进行设计测试，甚至在晶片级详细进行检查？我们可能需要晶片供应商之间达成某种程度的协议，其中包括基于特定标准的测试。C1Qesmc

虽然还有工作尚待完成，但我们似乎正处于3D IC设计领域中真正令人兴奋位置。想想看，以一支专注于特定机上盒(STB)设计的晶片设计团队为例，如果完成的晶片无法与其他STB中使用的对手晶片竞争，那么他们投入的时间、精力和资源可说是浪费掉了。相反地​​，如果他们专注于设计可以整合到许多资讯娱乐系统中的晶片(图4)，就能明显地开辟更多潜在市场！现在，他们还有机会开辟选择性的利基市场，不仅能降低风险、扩大整体市场，还可让他们更有效率地竞争。C1Qesmc

根据目标市场的需求，将晶片整合至各种IC封装中C1Qesmc

在3D IC领域中发生的变化可能只是IC产业重大转捩点的开始。透过打造让IC设计公司能够支援新业务模式的工具和制程，提供经验证的晶片元件以包含于3D IC封装中，为半导体产业开启了新市场策略的可能性，从而推动3D IC市场进一步创新与扩展。C1Qesmc

编译：Susan HongC1Qesmc

(参考原文：Is 3D IC The Next Big Profit Driver for Chip Industry?，by John Ferguson, Director of Marketing for Calibre DRC Applications at Mentor）C1Qesmc