华为此前4月5日公开“一种芯片堆叠封装及终端设备”专利引起了广泛关注，也透露了其从2019年就对芯片堆叠技术进行布局。近日，华为又公开了2项芯片相关的发明专利。Driesmc
国际电子商情9日国家知识产权局网站查询发现，华为公开了申请的2项芯片相关专利——“一种多芯片堆叠封装及制作方法”和“芯片堆叠封装结构及其封装方法、电子设备”，申请公布号分别为CN114450785A和CN114450786A。Driesmc
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图源：国家知识产权局网站（下同）Driesmc
“一种多芯片堆叠封装及制作方法”
据公开的专利摘要显示，该专利涉及芯片技术领域，不仅能够解决多芯片的应力集中问题，还能够以进行更多层芯片的堆叠。Driesmc
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“芯片堆叠封装结构及其封装方法、电子设备”
专利摘要显示，该专利为一种芯片堆叠封装结构(100)及其封装方法、电子设备(1)，涉及电子技术领域，用于解决如何将多个副芯片堆叠单元(30)可靠的键合在同一主芯片堆叠单元(10)上的问题。Driesmc
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布局造芯已久
虽然本次公开的两项专利与4月5日公开专利申请时间均为2019年，但早在2012年，华为便向国家知识产权局申请了一项名为“芯片堆叠封装结构”的发明专利。这意味着，华为对芯片堆叠封装的研究在2012年甚至更早的时间就已开始。而华为官方首次公开确认芯片堆叠技术则是在今年3月28日举行的华为2021年年报发布会上。华为轮值董事长郭平当时表示，未来华为可能会采用多核结构的芯片设计方案，以提升芯片性能，同时采用面积换性能，用堆叠换性能，使得不那么先进的工艺也能持续让华为在未来的产品里面，能够具有竞争力。Driesmc
关于芯片堆叠技术：1＋1不一定等于2！
国际电子商情了解到，堆叠技术也可以叫做3D堆叠技术，是利用堆叠技术或通过互连和其他微加工技术在芯片或结构的Z轴方向上形成三维集成，信号连接以及晶圆级，芯片级和硅盖封装具有不同的功能，针对包装和可靠性技术的三维堆叠处理技术。Driesmc
该技术用于微系统集成，是在片上系统（SOC）和多芯片模块（MCM）之后开发的先进的系统级封装制造技术。 在传统的SiP封装系统中，任何芯片堆栈都可以称为3D，因为在Z轴上功能和信号都有扩展，无论堆栈位于IC内部还是外部。Driesmc
目前，3D芯片技术的类别包括：基于芯片堆叠的3D技术，基于有源TSV的3D技术，基于无源TSV的3D技术，以及基于芯片制造的3D技术。目前台积电、英特尔、三星等国际半导体厂商都开发了自己的3D芯片封装技术。Driesmc
责编：Elaine
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