赛灵思交付业界首款异构3D FPGA器件

Virtex-7 H580T FPGA—赛灵思(Xilinx)将其称作“全球首款异构3D All Programmable产品”—日前正式发货。通过采用赛灵思的堆叠硅片互联(SSI)技术，Virtex-7 HT单芯片方案可提供最多达16个28 Gbps收发器和72个13.1 Gbps收发器，从而能够满足未来关键Nx100G和400G线路卡设计需求。 2010年10月，Xilinx高调宣布推出业界首项SSI技术。该公司全球高级副总裁兼亚太区执行总裁汤立人强调说，之前曾有厂商试图通过将两个或多个FPGA进行逻辑互联，创建出更大型的“虚拟FPGA”，最终实现复杂设计。但往往由于可用I/O数量有限，再加之FPGA间信号传输造成的时延限制性能，以及使用标准的器件I/O来创建多个FPGA之间的逻辑连接增加功耗等因素，这些努力都宣告失败。而SSI技术的核心则来自于赛灵思专利的ASMBL架构、微凸块技术以及TSMC的硅通孔(TSV)技术。 2011年，赛灵思采用台积电(TSMC)28nm HPL工艺，推出第一款采用SSI技术的商用FPGA产品Virtex-7 2000T，并将该技术命名为2.5D SSI。Virtex-7 2000T采用并排式芯片布局，将4个相同的、经ASMBL架构优化的FPGA Slice并排排列在硅中介层上。Slice之间拥有超过10,000个过孔走线，时延仅为1纳秒，然后再通过微凸块将硅片连接至硅中介层。由于采用的是大量低延时、芯片间互连，并连接至球形栅格阵列，从而避免了垂直硅片堆叠方法出现的热通量和设计工具流问题。 汤立人分析称，推动赛灵思28Gbps收发器解决方案需求增长的主要动力来自于以下三个方面： 1、通信设备OEM厂商面临着将设备密度翻番同时保持功耗不变、并降低成本的压力。相对于CFP光学模块而言，CFP2光学模块可支持新一代100–400Gbps系统的设计，最大化面板带宽密度，同时又不增加尺寸和功耗。 2、需要数据速率范围在10Gbps到28Gbps之间的SEREDES，以支持更高带宽。芯片到光学模块、芯片到背板以及芯片间接口的抖动要求正变得极其严格，这也是赛灵思在开发Virtex-7 HT FPGA(包括Virtex-7 H290T和Virtex-7 H870T)时除功耗之外所关注的另一重点。 3、构建400Gbps线路卡的客户希望单芯片解决方案的输入端具有16个28Gbps收发器连接到4个400Gbps CFP2光学模块。有关系统还要求用48-72个10.3125Gbps收发器连接到多个数据速率为200Gbps或400Gbps的NPU或ASIC。除了提供带有16个28Gbps收发器的Virtex-7 HT之外，赛灵思还为100Gbps、2 x 100Gbps应用提供带4个或8个28Gbps收发器的器件。 之所以将此次推出的H580T称之为“异构(Heterogeneous)3D”产品，就是因为将3片28nm FPGA管芯(内置72个13Gbps收发器)和16个40nm的28Gbps收发器(共2片，每片8个置于FPGA管芯阵列的两侧)进行了堆叠互联。据称，与Virtex-7 H580T相比，以ASSP为基础的解决方案还有一年多才会面世，而且需要5个器件来实现同等功能，此外功耗至少增加40%，成本增加50%。 内含28 Gbps收发器的Virtex-7 HT可以用单个器件支持4个IEEE 100G变速机制(gearbox)，而且能在同一FPGA中集成先进调试功能、OTN、以太网MAC或Interlaken IP，无需独立的gearbox和ASSP器件。这样就能有效降低整体功耗和BOM成本，而且可为客户提供不同的系统集成度，从而满足他们在向CFP2光学模块转型时对空间、功耗和成本的要求。 采用SSI技术让赛灵思不仅推出了基于TSMC 28nm高性能、低功耗工艺的大容量器件，而且还能通过大量收发器实现更高的系统性能。赛灵思方面强调说，如何有效升级网络、如何应对数据用量的几何级增长，对通信产业而言至关重要。这需要降低光学模块的功耗、增加端口的传输密度，同时还要降低单位比特的成本。 FPGA和收发器分属数字和模拟的不同工艺。汤立人认为，在当前CFP2以及未来CFP4光学模块发展的推动下，Virtex-7 HT的异构化架构可以为核心FPGA和28 Gbps收发器芯片提供独立的技术选项，从而避免浪费系统功耗和对计算任务毫无助益的高漏电晶体管对FPGA造成的负担。在芯片上采用独立于核心FPGA架构的28 Gbps收发器，进一步实现了卓越的噪声隔离功能，最佳的整体信号完整性和系统空间余量，并针对设计收敛和更快上市，大大提升了生产力。 异构3D IC的推出对软件开发环境提出了怎样的挑战？汤立人解释说，尽管SSI技术使FPGA在容量方面取得了巨大的飞跃，但除了需要Vivado设计套件之外，并不会给客户的设计方法带来巨大影响。“这种架构的关键特点之一就是我们能够依照自然分区确立每个裸片的边界，而这在传统的单芯片FPGA架构中通常要走长线。”他表示，“这就意味着我们不用在设计工具上花费很多精力以适应器件需要。同时，我们的客户也不必对设计方法或流程进行重大调整。” 汤立人预计，一旦客户启用Vivado设计套件，就会立即体会到其相对于ISE的优势。他说，“与同类竞争工具相比，Vivado设计套件的运行时间可缩短4倍，能够显著提升用户的设计生产力。同时该设计套件纯熟地运用了多种业界标准，诸如 System Verilog、SDC（Synopsys 设计约束）、C/C++/System C、ARM AMBA AXI-4互联、互动TCL(工具命令语言)脚本。Vivado 设计套件的其它突出优势包括为Vivado的众多报告和设计视图提供全面的交叉探测功能、预计将于2012年推出的高级图形化IP集成功能、首款得到FPGA厂商全面支持的商用高层次综合技术(C++到HDL综合)。 本文为《国际电子商情》原创，版权所有，谢绝转载

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